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【2h】

FPGA-based Implementation of a Streaming Decoder for Shortened Reed-Solomon Codes

机译：基于FpGa的缩短Reed-solomon码的流式解码器的实现

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S. V. Fedorov; V. I. Romashkin; K. M. Vyalyh;
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年度 2016
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1. Memory System Optimization for FPGA-Based Implementation of Quasi-Cyclic LDPC Codes Decoders [J] . Chen X., Kang J., Lin S., Circuits and Systems I: Regular Papers, IEEE Transactions on . 2011,第1期

机译：基于FPGA的准循环LDPC码解码器实现的存储系统优化
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机译：修正高斯消减法的里约索洛蒙码解码的收缩实现
3. Decoder error and failure probabilities for Reed-Solomon codes: decodable vectors method [J] . Daraiseh A.-G.A., Baum C.W. IEEE Transactions on Communications . 1998,第7期

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4. A low-latency decoder for punctured/shortened Reed-Solomon codes [C] . Shin-Lin Shieh, Shuenn-Gi Lee, Wern-Ho Sheen Personal, Indoor and Mobile Radio Communications, 2005. PIMRC 2005. IEEE 16th International Symposium on . 2005

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8. Implementation of Encoders and Decoders for Reed-Solomon Codes [R] . Skoglund, M. 1987

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